[자연과학] 전기전자실험보고서 - 차동 증폭기 회로
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작성일 20-08-01 01:33
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전형적인 동작에서 반대
위상의 입력은 크게 증폭되지만, 동위상의 출력에서 상쇄된다된다. 일반적으로 커패시터는 필요가 없고, 입력신호는 DC 바이 어스를 제공하는 양()와 음() 전원과 결합된다된다. 이 實驗(실험)에서 값이 두 transistor(트랜지스터) 에 대해 같다고 가정하여 차동전압이득의 크기는
(27.1)
두 입력에서 공통 신호에 대한 이득의 크기는
(27.2)
그림 27-
? FET 차동 증폭기
FET 차동 증폭기에 대한 차동 전압이득의 크기는 다음 식으로 계산할 수 있따
(27.3)
4. 實驗(실험)순서
1) BJT 차동 증폭기의 DC 바이어스
a. 그림 27-1 회로에서 한 개의 transistor(트랜지스터) 의 DC 바이어스 전압과 전류를 계산하 여라.
(계산치) 〓 0V
(계산치) 〓 -0.7V
(계산치) 〓 5.35V
(계산치) 〓 1.07mA
(계산치) 〓 48.60Ω
b. 그림 27-1 회로를 구성하라.(그림 27-1에 모든 저항의 측정(測定) 치를 기록하라.)…(To be continued )
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설명
다.
순서
1. 목 적
차동 증폭기회로에서 DC와 AC전압을 측정(測定) 한다
2. 實驗(실험)장비
(1) 계측장비
오실로스코프
DMM
함수 발생기
직류전원 공급기
(2) 부품
◇ 저항
4.3kΩ
10kΩ
20kΩ
◇ transistor(트랜지스터)
2N3823(혹은 등가) (3개)
3. 理論(이론)개요
? BJT 차동증폭기
차동 증폭기는 (+), 혹은 (-) 입력을 가지는 회로이다. 그림 27-1(+) ()입력과 (-)()입력을 가지고, 반대 출력 과 를 가지는 간단한 BJT 차동증폭기 회로이다.
